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XIO1100 概述如下：


该XIO1100是PCI Expresst的PHY ，符合PCI Express基本规范修订版1.1和即通过使用改进的接口的

PCI Express的媒体接入层（ MAC）到PCI Express的串行链路描述于版本的界面用于PCI Expresst

架构PHY接口（也称为管接口）由英特尔公司。该管接口的这个修改版本被称为TI- PIPE接口本数据

手册。在TI- PIPE接口是可以被配置为一个16位的引脚配置的接口或8位界面。

● 在16位的TI - PIPE接口是一个125兆赫的16位与16位输出总线（ RXDATA ）并行接口，

的时钟由RXCLK输出时钟和一个16位输入总线（ TXDATA ），该时钟由TXCLK输入时钟。

两个总线使用的是单倍数据速率（ SDR）的时钟，其中所述数据转换是时钟在相关时钟

的上升沿。

● 8位的TI - PIPE接口是一个250兆赫的8位与8位输出总线（ RXDATA ）并行接口的时钟

由RXCLK输出时钟和一个8位输入总线（ TXDATA ），该时钟由TXCLK输入时钟。使用这两

种总线的时钟频率双倍数据速率（ DDR）时钟，其中的数据转换是同时在上升沿和时钟的

下降沿。

该XIO1100 PHY接口与传输差分对的2.5Gbps的PCI Express串行链路（TXP和TXN ）和一个接收差分对

（ RXP和RXN ） 。在XIO1100 PHY接收的数据接收差分对（ RXP和RXN ）被转发给MAC的RXDATA输出

总线上。从MAC接收到的数据该TXDATA输入总线被转发到XIO1100 PHY传输差动对（ TXP和TXN） 。

该XIO1100也负责处理8B / 10B编码/解码，并加扰/解扰即将离任的数据。此外， XIO1100可以恢复/

内插的基础上对接收方的时钟跃迁保证通过使用8B / 10B机制和对数据的接收侧提供该链路层逻辑。

除了在TI- PIPE接口，所述XIO1100具有一定的TI专有的边带信号的一些客户可能希望使用以利用额外

的XIO1100低功耗状态的功能（例如，禁用PLL在L1电源状态） 。

XIO1100  产品参数图如下：

XIO1100  产品图如下：