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XC17V16PC44I 概述如下:
Xilinx公司推出的config-高密度XC17V00家族uration PROM中它们提供了一种易于使用的,
经济有效用于存储大量的Xilinx FPGA配置略去方法比特流。在3.3V系列初始设备可用16兆,
8兆, 4兆, 2兆, 1兆密度。当FPGA在主串模式下,它会产生一个配置时钟驱动PROM 。
一个简短的访问之后的时钟上升沿时间,数据出现在PROM数据输出管脚,其连接到FPGA的DIN管脚。
该FPGA中产生的时钟脉冲的适当数量完成配置。配置完成后,它会禁用舞会。当FPGA处于从串行模式下,
PROM而FPGA必须同时时钟由一个输入信号。当FPGA是在SelectMAP模式,外部振荡器器将生成的配置时钟
驱动PROM和FPGA中。在CCLK上升沿后,数据可在PROM的数据( D0 - D7 )引脚。该数据将被读入FPGA上
的下一个上升沿CCLK 。 SelectMAP不利用一个长度计数,所以自由运行的振荡器也可以使用。
看网络连接gure 3 。多个设备可以通过使用总裁被串联输出以驱动以下设备的CE输入。
该时钟输入,所有的PROM在这个数据输出链是相互关联的。所有设备都兼容,可级联与家庭中的
其他成员。对器件编程,无论是赛灵思联盟或基金dation系列开发系统编译FPGA设计文件转换成
XC17V16PC44I 概述如下:
Xilinx公司推出的config-高密度XC17V00家族uration PROM中它们提供了一种易于使用的,
经济有效用于存储大量的Xilinx FPGA配置略去方法比特流。在3.3V系列初始设备可用16兆,
8兆, 4兆, 2兆, 1兆密度。当FPGA在主串模式下,它会产生一个配置时钟驱动PROM 。
一个简短的访问之后的时钟上升沿时间,数据出现在PROM数据输出管脚,其连接到FPGA的DIN管脚。
该FPGA中产生的时钟脉冲的适当数量完成配置。配置完成后,它会禁用舞会。当FPGA处于从串行模式下,
PROM而FPGA必须同时时钟由一个输入信号。当FPGA是在SelectMAP模式,外部振荡器器将生成的配置时钟
驱动PROM和FPGA中。在CCLK上升沿后,数据可在PROM的数据( D0 - D7 )引脚。该数据将被读入FPGA上
的下一个上升沿CCLK 。 SelectMAP不利用一个长度计数,所以自由运行的振荡器也可以使用。
看网络连接gure 3 。多个设备可以通过使用总裁被串联输出以驱动以下设备的CE输入。
该时钟输入,所有的PROM在这个数据输出链是相互关联的。所有设备都兼容,可级联与家庭中的
其他成员。对器件编程,无论是赛灵思联盟或基金dation系列开发系统编译FPGA设计文件转换成
标准的十六进制格式,然后将其反ferred大多数商业PROM编程器。
XC17V16PC44I 产品参数图如下:
XC17V16PC44I 产品图如下: